``` vhdl
-- Master-Slave flip-flop med klokkeaktivert
bibliotek ieee;
bruk ieee.std_logic_1164.all;
enhet master_slave_ff er
port (
clk:i std_logic;
ce:i std_logic;
d :i std_logic;
q:ut std_logic
);
slutt master_slave_ff;
arkitektur rtl av master_slave_ff er
signal q_master:std_logic:='0';
begynne
prosess (clk, ce)
begynne
hvis rising_edge(clk) da
hvis ce ='1' da
q_master <=d;
slutt hvis;
slutt hvis;
avslutte prosessen;
prosess (clk)
begynne
hvis rising_edge(clk) da
q <=q_master;
slutt hvis;
avslutte prosessen;
slutt rtl;
```
